[TMS320F28377D] 개요

TMS320F28377D

 TMS320F28377D는 TI사의 고성능 Dual-Core Mcu chip이다. 최대 200MHz 까지 동작 가능한 Dual-Core에 FPU(Floating Point Unit), CLA(Control Law Accelerator), TMU(Trigonometric Math Unit)을 내장하고 있어 강력한 퍼포먼스를 자랑한다.

 

 

 

28377D 의 메모리 구조

  

28377D의 스펙, RAM이 총 204KByte이다.

 

 

28377D의 램 구분

   ● 각 CPU 전용 RAM (DxRAM, MxRAM)
   ● 각 CPU와 해당 CLA가 공유하는 RAM ( LSxRAM)
   ● 모든 CPU와 DMA가 공유하는 RAM (GSxRAM)
   ● CPUx-CLAx 간 메시지 주고 받기 위한 RAM (CPUxTOCLAx MSGRAM, CLAxTOCPUx MSGRAM)
   ● CPU1-CPU2간 메시지를 주고 받기 위한 RAM (CPU1TOCPU2 MSGRAM, CPU2TOCPU1 MSGRAM)

 

 

 

 

28377D의 리셋 소스

28377D는 기존 DSP에는 없던 개선된 리셋 소스가 많이 존재한다. 가장 주목할 만한 점은 RESC(Reset Cause Register)의 추가로, 최근 발생한 리셋을 기억하고 있는 레지스터가 존재하여 시스템이 불특정한 이유로 리셋된다면 해당 원인을 파악할 수 있는 방법이 생겼다.

28377D의 리셋 소스 도표

● POR (Power - On Reset)
   POR회로는 칩이 전원 인가부터 안정된 상태까지 리셋으로 묶어두는 회로이다. 이는 GPIO핀들의 불안정한 출력을 억제하고 칩의 안정된 시동을 돕는다. POR이 발생되면 칩의 모든 회로가 리셋상태가 된다.

● XRS (External Reset)
   XRS신호는 실제 리셋핀에 입력되는 외부 입력 신호이다.  POR처럼 주변 모든 회로를 리셋시키며, 외부 입력으로 발생하지만 출력신호로도 사용될 수 있다.

● SYSRS
   SYSRS는 CCS(Code Composer Studio)에서 디버깅 사용시 발생되는 리셋 신호이다. 개발자는 칩을 분리하거나 전원을 재인가 하는 등의 불편함 없이 칩을 재기동 시킬 수 있게된다. 주의할 점은 CPU1의 SYSRS신호는 모든 회로를 Reset 시키지만 CPU2의 SYSRS는 CPU2의 Core와 Peripheral만 리셋시킨다는 점이다.

● WDRS (Watchdog Reset)
   WDRS는 칩의 와치독 타이머가 풀카운트 됐을 때 발생하는 리셋이다. 사용자는 와치독 타이머가 풀카운트가 되지 않도록 코드 중간중간에 와치독 타이머를 0으로 초기화 해주는 코드를 집어넣어 구성해야한다. 한마디로 불특정 이유로 시스템이 타임아웃되면 자동으로 와치독 타이머가 풀카운트가 되어 시스템이 리셋되는 구조인 것이다. SYSRS와 마찬가지로 CPU1의 WDRS는 시스템 전체를, CPU2의 WDRS는 본인 CPU만 초기화시킨다.

● NMIWDRS (NMI Watchdog Reset)
   NMI(Non - Maskable Interrupt)는 사용자가 막을 수 없는 인터럽트로, 주로 하드웨어 오류가 발생했을 경우 발생하는 인터럽트이다. NMIWDRS는 마찬가지로 타임아웃의 개념으로, NMI가 발생 했을 경우 일정 시간 동안 NMI를 처리하지 못하면 발생되는 Reset신호인 셈이다. 위와 마찬가지로 CPU1의 NMIWDRS는 시스템 전체를, CPU2의 NMIWDRS는 본인만 초기화한다. 이 때 특이점은 CPU2의 NMIWDRS 발생 시 CPU1에 NMI를 트리거하기 때문에 CPU1에서 CPU2의 다운을 알고 대응할 수 있게 되어있다.

● SCCRESET (DCSM Safe Code Copy Reset)
   TMS320F28377D는 플래시 메모리 특정 영역에 대한 읽기 접근을 차단할 수 있는 DCSM(Dual-zone Code Security Module)이라는 보안 회로를 가지고 있다. 이 보안회로 때문에 잘못된 방식으로 플래시 메모리에 접근할 경우 DCSM회로가 리셋을 발생시키는 데 이것이 SCCRESET이다.  공격자의 접근을 거부하기 위해 JTAG Debug Logie도 리셋시키는 특징이 있다.

● HIBRESET (Hibernate Reset)
   Hibernate는 칩의 저전력모드 혹은 최대 절전모드이다. HIBRESET은 이 저전력 상태에서 깨어날 때 생기는 리셋이다. POR과 유사하지만 I/O핀들이 절연되고 XRS신호가 출력되지 않는다는 특징이 있다. I/O절연은 소프트웨어적으로 수정할 수 없다.   

● HWBISTRS (Hardware BIST Reset)
   28377D는 각각의 CPU가 CPU기능을 테스트할 수 있는 HWBIST(Hardware Built-In Self Test) 모듈을 내장하고 있다. 해당 기능은 테스트 후 리셋을 발생시킨다. 이 리셋은 CPU만 리셋시키고 주변 회로들은 설정을 유지시킨다.

● TRST (Test Reset)
   JTAG 로직 리셋으로, 사용자가 디바이스에 디버거를 연결하지 않으면 활성화 된다.